メモリ・セル

专利摘要:
集積回路を製造する方法は、複数の連続能動領域を区画するステップと、能動領域を越えて延びる導通線を形成するステップと、能動領域にドーパントを導入する、マスクとして導通線を用いるステップと、を含む。第１の回路部分及び第２の回路部分を形成するためにドーピング領域と導通線との間に接続が提供され、少なくとも１つの能動領域は、第１及び第２の回路部分間で連続である。該能動領域において、ダイオード接続されたトランジスタの対間に共有の非接続のドーピング領域を残すよう接続された、第１及び第２の回路部分間で互いに逆バイアスで一対のダイオード接続されたトランジスタを形成するよう、ドーピング領域と導通線との間に接続が提供される。本発明は、また、対応のＩＣにも関する。
公开号:JP2011515826A
申请号:JP2010532542
申请日:2008-10-24
公开日:2011-05-19
发明作者:トレヴァー・ケネス・モンク
申请人:イセラ・インコーポレーテッド；
IPC主号:H01L27-11

专利说明:

[0001] 本発明は、メモリ装置のメモリ・セル及びその製造に関する。]
背景技術

[0002] スタティックＲＡＭ（ＳＲＡＭ）セルのようなメモリ・セルを一層小さくするための継続した強い要求がある。プロセス技術が深いサブミクロン（例えば、６５ｎｍ、４５ｎｍ及び３２ｎｍ）に収縮するので、これらの小さいＳＲＡＭセルの製造可能性は、非常に困難になっている。大部分、これは、ウェハ上に正確に限定することがますます困難であるフォトリソグラフィ・パターンに起因している。]
[0003] 製造可能なＳＲＡＭセルは、全製品仕様に渡る動作を保証するためにそれらの装置パラメータに渡って厳格な管理を維持しつつ、できるだけ小さくなければならない。ときおり、製造偏差を受容可能な限界内に保つために、ＳＲＡＭセルにおいて一層大きいトランジスタを用いることが必要であり、それ故、セル面積と装置変動性との間にトレードオフ（妥協点）がある。]
[0004] 一層広い製品動作範囲及び／または一層小さいセル面積を可能とするであろうので、ＳＲＡＭセルにおける装置の製造変動性を減少する技術が望ましいであろう。]
[0005] さて、代表的なＳＲＡＭメモリ装置を図１を参照して説明する。該装置は、Ｎ列及びＭ行を有する、メモリ・セル１４のＮ×Ｍアレイ１２を備え、ここに、Ｎ及びＭは任意の整数である。複数（Ｍ）のビット・ラインＢＬ１・・・ＢＬＭ及び複数（Ｎ）のワード・ラインＷＬ１・・・ＷＬＮが装置に形成されている。各行内で、各セル１４がそれぞれの行のビット・ラインＢＬに接続されている。各列内で、各セル１４がそれぞれの列のワード・ラインＷＬに接続されている。ビット・ラインＢＬ及びワード・ラインＷＬは、当該技術において知られているアドレス指定、読取り及び書込み論理装置（図示せず）に接続されている。各ビット・ラインＢＬに対して、それぞれの対応の反転（inverse）ビット・ラインＢＬ−（図示せず）（以下、図面中でＢＬの上に−を付した記号を本明細書では“ＢＬ−”で表す）も形成されており、これは、厳密には必要でないがノイズに対する許容値を改善する。] 図１
[0006] 動作において、セル１４へのアクセスは、その対応のワード・ラインＷＬをアサートすることにより可能化される（１つのワード・ラインＷＬだけが任意の１つの時刻においてアサートされる）。読取りサイクルにおいて、このことは、該ワード・ラインＷＬの各セル１４の記憶されたバイナリ値が、それぞれのビット・ラインＢＬ１・・・ＢＬＭの各々から読取られるのを許容する。書込みサイクルにおいて、このことは、バイナリ値が、それぞれのビット・ラインＢＬ１・・・ＢＬＭの各々の上に該値を駆動することにより、該ワード・ラインＷＬの各セル１４に記憶されるのを許容する。スタンドバイ状態において、どのワード・ラインＷＬもアサートされず、各セル１４は、そのそれぞれの値を単に記憶している。]
[0007] 図２は、代表的にはアレイ１２の部分に形成される２つの通常のメモリ・セル１４ｎ及び１４ｎ＋１を示す回路図であり、セル１４ｎ及び１４ｎ＋１は、同じビット・ラインＢＬ上でそれぞれ隣接したワード・ラインＷＬｎ及びＷＬｎ＋１上にある。この例の各セル１４は、交差結合された対として一緒に接続された第１のトランジスタ１及び第２のトランジスタ２、もう１つの交差結合された対として一緒に接続された第３のトランジスタ３及び第４のトランジスタ４、並びにアクセス・トランジスタとして各々接続された第５のトランジスタ５及び第６のトランジスタ６を備えて形成されたＣＭＯＳ“６Ｔ”（６つのトランジスタ）ＳＲＡＭセルである。第１及び第３のトランジスタ１及び３は、一緒にインバータを形成し、第２及び第４のトランジスタ２及び４は、一緒にもう１つのインバータを形成し、そして２つのインバータも、交差結合されるものとして記載され得る。セル１４の各行は、ビット・ラインＢＬ及びその反転ＢＬ−の双方でもって形成される。この種のメモリ・セル配列は、当該技術において既知である。] 図２
[0008] 示されているように、第１のトランジスタ１の第１の端子は電源９に接続され、第２のトランジスタの第１の端子は電源９に接続され、第１のトランジスタ１の制御端子は、第２のトランジスタ２の第２の端子に接続され、そして第２のトランジスタ２の制御端子は、第１のトランジスタの第２の端子に接続されている。第３のトランジスタの第１の端子は、接地１０に接続され、第４のトランジスタ４の第１の端子は、接地１０に接続され、第３のトランジスタ３の制御端子は、第４のトランジスタ４の第２の端子に接続され、そして第４のトランジスタ４の制御端子は、第３のトランジスタ３の第２の端子に接続されている。第１のトランジスタ１の第２の端子は、第３のトランジスタ３の第２の端子に接続され、そして第２のトランジスタ２の第２の端子は、第4のトランジスタ４の第２の端子に接続されている。第５のトランジスタ５の第２の端子は、ビット・ラインＢＬに接続され、第５のトランジスタ５の第１の端子は、第３のトランジスタ３の第２の端子及び第２のトランジスタ２の制御端子に接続され、そして第５のトランジスタ５の制御端子は、ｎ番目のワード・ラインＷＬｎに接続されている。第６のトランジスタ６の第２の端子は、反転ビット・ラインＢＬ−に接続され、第６のトランジスタ６の第１の端子は、第４のトランジスタ４の第２の端子及び第１のトランジスタ１の制御端子に接続され、そして第６のトランジスタ６の制御端子は、ｎ番目のワード・ラインＷＬｎに接続されている。]
[0009] トランジスタがＭＯＳＦＥＴ（金属酸化物電界効果トランジスタ）である場合、各々の制御端子はゲートであり、各々の第１の端子はソースであり、そして各々の第２の端子はドレインである。図示された例において、第１及び第２のトランジスタ１及び２は、ＰＭＯＳトランジスタ（ｐ型ＭＯＳＦＥＴ）であり、第３、第４、第５及び第６のトランジスタ３、４、５及び６は、ＮＭＯＳトランジスタ（ｎ型ＭＯＳＦＥＴ）であり、ｎ型はｐ型の反対である。]
[0010] 隣接のセル１４ｎ＋１の構造は、実質的に同じであるが、第５のトランジスタ５の第２の端子に対応する第２の端子は、反転（inverse）ビット・ラインＢＬ−に接続され、第６のトランジスタ６の第２の端子に対応する第２の端子は、ビット・ラインＢＬに接続され、そして第５及び第６のトランジスタ５及び６の制御端子に対応する制御端子は、ｎ＋１番目のワード・ラインＷＬｎ＋１に接続される。パターンは、ワードにおいて必要とされるのと同じ位多くのビットに対して、そして必要とされるのと同じくらい多くのワードに対して、各ビット・ラインＢＬを横切って交互に繰返される。]
[0011] 動作において、各セルは、単に２つの可能な安定状態を有する。書込みサイクルにおいて、書込みライン信号は、第５及び第６のトランジスタ５及び６の制御端子においてアサートされ、それによりそれらは各々ターン・オンし、すなわち、各々、それらそれぞれの第１及び第２の端子間の電気接続を形成するよう導通する。次に、ビット・ラインＢＬ上にバイナリ値が駆動され、そして該値の反転値（inverse）が反転ビット・ラインＢＬ−上に駆動される。次に、該値に依存して、セルは、２つの安定状態の１つを採用する。すなわち、第１及び第４のトランジスタ１及び４のターン・オンし（すなわち、それらのそれぞれの第１及び第２の端子間で導通する）、第２及び第３のトランジスタ２及び３がターン・オフし（すなわち、それらのそれぞれの第１及び第２の端子間で導通しない）、これにより、第１及び第３のトランジスタ１及び３間のノード１１は、電源電圧９に押し上げられ、第２及び第４のトランジスタ２及び４間のノード１３は、接地１０に押し下げられ、またはその逆も同様である。ビット・ライン入力ドライバ（図示せず）は、交差結合されたインバータの先の状態を無効にするのに充分に強いことに注意されたし。]
[0012] 書込みサイクルが終了されたとき、書込みライン信号は、デ・アサートされ、セルは、それが駆動されていたこれら２つの安定状態のいずれをも保持する。読取りサイクルにおいて、ワード・ライン信号は、第５及び第６のトランジスタ５及び６の制御端子において再度アサートされ、そしてセルがいずれの安定状態に残されていたかに依存して、対応の値がビット・ラインＢＬ上（そしてその反転値が反転ビット・ラインＢＬ−上）に現れる。]
[0013] 図３は、アレイ１２のレイアウトの部分を示す（必ずしも一定比率ではない）、図１及び図２のメモリ装置を収容する例示的集積回路（ＩＣ）パッケージの部分的平面図である。図４は、図３のラインＡを通る断面である。] 図１ 図２ 図３ 図４
[0014] パッケージは、ここでは点線領域で概略的に示される能動領域１６を含み、これらは、ＭＯＳＦＥＴ及び／または他のトランジスタのようなｐ−ｎ接合装置が形成されるシリコンの領域である。用語「能動領域」は、当業者によって理解されるであろう。パッケージはまた、ここではハッチング領域として概略的に示される相互接続１７をも含んでおり、該相互接続１７は、好ましくは、ポリシリコンであり、パッケージの示された層内で（図面の平面内で）導通接続を形成する。パッケージはまた、ここでは交差された方形として概略的に示される垂直相互接続１５をも含んでおり、該垂直相互接続１５は、他のこのような相互接続１５間を接続する金属層への垂直導通接続（図面に対して垂直）を形成する。金属層は、ここでは示されていないが、通常のメモリ・セルのための接続は、当業者に知られているであろう。パッケージはまた、ここでは示された部分内の空白領域として概略的に示される絶縁マスク領域１８をも含んでおり、該絶縁マスク領域１８は、好ましくは、シリコン酸化膜であり、装置が能動領域１６に形成されるとき、ドーピングに対してマスキングするよう作用する。個々のセル１４は、図示の目的のために点線でマーキングされている。セル１４のためのパターンは、かかるセルのアレイを形成するために、図示されているよりも広い領域に渡って反復している、もしくは、埋め尽くされていることが当業者には理解されるであろう。]
[0015] 図示された例においては、第３、第４、第５及び第６のトランジスタ４、５、６及び７は、上部及び下部２０及び２３を含む能動領域シリコン１６の第１の領域に形成されたＮＭＯＳ装置であり、第１及び第２のトランジスタ１及び２は、中央部２１及び２２を含む能動領域シリコン１６の第２の領域に形成されたＰＭＯＳ装置である。トランジスタが金属層によってどこでどのように接続されて形成されるかに関する正確な詳細は、ここでは詳細に説明しないが、ＣＭＯＳメモリ・セルは良く知られており、これらの詳細は、当業者には明瞭であろう。]
[0016] 製造において、図３のレイアウトは、以下のように創成される。最初に、この場合ｐ型のシリコン基板２６が提供され、その上にシリコン酸化膜１８の層が形成される。この酸化膜１８の部分は、必要なパターンを形成するために、すなわち、装置が形成されるであろう領域を露出するために、フォトリソグラフィによってエッチングされる。] 図３
[0017] ＰＭＯＳトランジスタは、ｎ型基礎にｐ型ドーパントを加えることにより形成される、ｎ型チャンネル並びにｐ型ソース及びドレインを有する。従って、この例における基板がｐ型であるので、次に、ｎ−ウェル２７が能動領域１６の中央部２１及び２２に形成されて、ＰＭＯＳトランジスタが形成され得るｎ型基礎を提供する。逆に、ＮＭＯＳトランジスタは、ｐ型基礎にｎ型ドーパントを加えることにより形成される、ｐ型チャンネル並びにｎ型ソース及びドレインを有する。この場合における基板は、すでにｐ型であり、能動領域１６の上部及び下部２０及び２３にウェルは必要でない。]
[0018] 次に、ポリシリコンの相互接続１７が敷設される。次に、ｐ型ドーパント２８が、ＰＭＯＳトランジスタが形成される能動領域１６の中央部２０及び２１に加えられ、そしてＮＭＯＳトランジスタが形成される上部及び下部２０及び２３にｎ型ドーパントが加えられる。残りの酸化膜１８及びポリシリコン相互接続１７の組み合わせは、このドーピング段階のためのマスクとして作用する（当該技術において“自己整列されたソース・ドレイン・ドーピング”として言及される）。これらの新しくドーピングされた領域は、トランジスタのソース及びドレインを形成し、該トランジスタの上に金属層への垂直相互接続１５が敷設される。ポリシリコン接続１７が能動領域１６と交差するところはどこでも、ゲートが形成され、該相互接続１７のドーピングされた領域のいずれの側も、対応のソース及びドレインを形成する（装置はいずれかの端子がソースまたはドレインであり得るように対称である）。]
[0019] 最後に、能動領域１６の露出されたシリコンを覆うように、さらなる絶縁が加えられ（図示せず）、金属層（これも図示せず）が形成され、そして装置は、集積回路パッケージにパッキングされる。]
[0020] 当業者には詳しいように、相互接続が交差してゲートを形成する能動領域１６の領域において、相互接続１７の下に酸化膜１８の薄い絶縁層（図示せず）が実際に残されるという点において、図は、特に図４を参照して、幾分概略的であることに留意されたし。図４における種々の示された要素の高さも、必ずしも一定比率ではない。さらに、上述の製造プロセスにおいて、再度当業者には詳しく簡潔さのためにここでは説明しない、マスキングの幾つかの追加の段階が必要であろう（例えば、ｎ−ウェルを形成するとき）ことに留意されたし。このレイアウト・トポロジは、ビット・ラインへの接続がメモリ・セルの両側（例えば、頂部及び底部の能動領域ストライプ２０及び２３）において為されるので、“スプリット・ビット・ライン”として言及される。このトポロジは、従来技術において広く知られている。同じ回路を実現するためにも用いられ得る他のセル・トポロジがあるが、それらは、最後のミレニアム（千年期）の終りからその支持を落とした。] 図４
[0021] ＰＭＯＳ装置１及び２は、酸化膜１８が残る分離ギャップ１９によって散在された能動領域部位２１及び２２に一連の矩形形状２９を形成し、ＮＭＯＳ装置３、４、５及び６は、能動領域１６の２つの連続するストライプ２０及び２３を形成する。ギャップ１９は、セル１４間に電気的相互作用がないのを確実にするために電気絶縁を提供する。ギャップ１９は、また、セル１４の反対側に到達して説明した交差結合を創成するために、ポリシリコン相互接続１７のためのスペースをも提供する。]
[0022] 説明したように、メモリ・アレイのこれらの及び他のタイプの製造変動性を減らすことが長所的であろう。]
課題を解決するための手段

[0023] 本発明の１つの態様によれば、集積回路を製造する方法であって、
装置が形成されるべき複数の連続能動領域を区画するステップと、
能動領域を越えて延びる複数の導通線を形成するステップと、
ドーピング領域を形成するために能動領域にドーパントを導入する、マスクとして導通線を用いるステップと、
第１の回路部分及び第２の回路部分を形成するためにドーピング領域の幾つかと導通線との間に接続を提供するステップと、前記能動領域の少なくとも１つは、第１及び第２の回路部分間で連続であり、
前記少なくとも１つの能動領域において、ダイオード接続されたトランジスタ間に共有の非接続のドーピング領域を残すよう接続された、第１及び第２の回路部分間で互いに逆バイアスで一対のダイオード接続されたトランジスタを形成するよう、ドーピング領域の幾つかと導通線との間に接続を提供するステップと、
を含む方法が提供される。]
[0024] 本発明のもう１つの態様によれば、メモリを製造する方法であって、
第１のドーピング型の２つの連続能動領域及び反対の第２のドーピング型の２つの連続能動領域を含む、装置が形成されるべき複数の能動領域を区画するステップと、
第１の型の能動領域から第２の型の能動領域を超えて延びる複数の導通線を形成するステップと、
複数の第１の型のドーピング領域を形成するために第２の型の能動領域に第１の型のドーパントを導入する、マスクとして導通線を用いるステップと、
複数の第２の型のドーピング領域を形成するために第１の型の能動領域に第２の型のドーパントを導入するステップと、
各々が第１の型の各能動領域に形成された第１のトランジスタ及び第２の型の各能動領域に形成された第２のトランジスタを有し、トランジスタの制御端子は導通線によって形成される、第１及び第２のメモリ・セルを形成するよう、前記ドーピング領域の幾つかと導通線との間に接続を提供するステップと、
第２の型の能動領域の１つにおいて、第１のメモリ・セルの対応の第２のトランジスタと第２のメモリ・セルの第２のトランジスタとの間で、ダイオード接続されたトランジスタ間に共有の非接続の第１の型のドーピング領域を残すように接続された、セル間で互いに逆バイアスで一対のダイオード接続されたトランジスタを形成するように、前記第１の型のドーピング領域の幾つかと導通線との間に接続を提供するステップと、
を含む方法が提供される。]
[0025] 導通線がセルを横切る領域に形成されたセル間の非動作の電気的絶縁シリコン構造を含めることにより、シリコンにおけるギャップは除去され得、それにより、セルがシリコンの一層大きい連続領域で製造されるのを許容する。発明者は、集積回路の能動領域における小さい矩形形状は、製造変動を増加するということを認識した。特に、深いサブミクロンのフォトリソグラフィにおいて、一連の小さい矩形形状よりも狭いストライプを区画することがさらに一層容易である。従って、メモリ・セル・トランジスタの製造変動は、それらが能動領域の一層長いストライプを用いて創成されるとき、一層小さい（すなわち、一層良好である）。このように、本発明は、長所的に、一層高い産出高及び一層良好な製品制御を許容する。]
[0026] さらに、ストライプが一連の一層小さい矩形に分けられた場合に可能であろうよりも一層狭い幅で長いストライプを製造することが可能である。従って、結果のメモリ・セル・トランジスタは、一層小さく作られ得、そしてメモリ・セル面積は、それにより減少され得る。このような一層小さい装置は、メモリ・セルの低電圧の書込み可能性を拡張する追加の長所を有することができ、全製品仕様に渡る動作を確実にするのを助ける。]
[0027] 従って、本発明は、与えられたセル寸法に対して減少された製造変動を長所的に許容し、もしくは、与えられた製造変動に対して等価的に減少されたセル寸法を許容し、もしくは実際、両者間の改良されたトレードオフ（妥協点）を許容する。]
[0028] さらに、セル間の追加の構造が余分な漏れ電流に帰結し得るけれども、この影響よりも、本発明から帰結する、減少された製造変動及び／またはセル寸法の利点のほうが勝っているということを発明者は認識した、ということに留意されたし。]
[0029] さらに、ダイオード接続されたトランジスタの配列は、小さいセル寸法及び製造変動で連続能動領域内に製造するのが容易である方法で必要な絶縁を提供し、かつまた、トポグラフィによって必要とされる場合、ポリシリコンの相互接続が、その動作に実質的に影響することなく、セルを超えて横切るのを許容する便利な方法を提供し得る。]
[0030] さらなる実施形態においては、第２の型の２つの能動領域は、第１の型の能動領域間に区画され得る。]
[0031] 導通線の形成は、各セルごとに、各々が、第２の型の双方の能動領域と交差する２つのラインを形成するステップを含み得る。]
[0032] 第１及び第２のメモリ・セルの各々は、さらに、２つのアクセス・トランジスタを有して形成され得る。]
[0033] 第１及び第２のメモリ・セルの各々は、第１の型の能動領域の各々に前記アクセス・トランジスタの１つを有して形成され得る。]
[0034] 接続の提供は、第１及び第２のセルの各々ごとに、第１の交差結合された対として第１のトランジスタをそして第２の交差結合された対として第２のトランジスタを接続するステップを含み得る。]
[0035] メモリは、ＳＲＡＭとして形成され得る。]
[0036] これらのタイプのメモリ装置は、本発明から特に利益を得、それらのレイアウトは、製造の観点から本発明と特に両立し得る。]
[0037] 本発明のもう１つの態様によれば、メモリであって、
第１のドーピング型の２つの連続能動領域及び反対の第２のドーピング型の２つの連続能動領域を含む、装置が形成される複数の能動領域と、
第１の型の能動領域から第２の型の能動領域を超えて延びる複数の導通線と、
第１及び第２のメモリ・セルであって、各々が第１の型の各能動領域に形成された第１のトランジスタ及び第２の型の各能動領域に形成された第２のトランジスタを有する前記第１及び第２のメモリ・セルと、
第１のメモリ・セルの対応の第２のトランジスタ及び第２のメモリ・セルの第２のトランジスタ間で第２のタイプの能動領域の１つに導入される第１の型のドーパントの領域から形成される、セル間で互いに逆バイアスにおける一対のダイオード接続されたトランジスタと、
を備え、ドーパントは、導通線が第２のタイプの能動領域を超えて延びる場所で分離され、ダイオード接続されたトランジスタ間に共有の非接続の第１の型のドーピング領域があるメモリが提供される。]
[0038] 本発明の良好な理解のためにかつ本発明がいかに実施され得るかを示すために、例として添付図面に対する参照が為される。]
図面の簡単な説明

[0039] メモリ・セル・アレイを示す図である。
アレイにおける隣接セルの対を示す回路図である。
図２の回路のためのＩＣパッケージ・レイアウトを示す図である。
図３の断面図である。
改良された隣接メモリ・セルの対を示す回路図である。
図４の回路のためのＩＣパッケージ・レイアウトを示す図である。
図６の断面図である。] 図２ 図３ 図４ 図６
実施例

[0040] 図５は、２つの隣接メモリ・セル１４ｎ及び１４ｎ＋１を示す、本発明の例示的実施形態の等価回路図である。該回路は、各セル１４が、好ましくは第７のトランジスタ及び第８のトランジスタの形態にある、セル１４ｎ及び１４ｎ＋１間に追加の非動作の電気的絶縁ｐ−ｎジャンクション構造を備えるということを除いて、図２に対して説明したものと実質的に同様である。] 図２ 図５
[0041] トランジスタ構造７、８は、（漏れ電流及び幾つかの追加のコンデンサのような副次的作用を無視して）隣接セル１４ｎ及び１４ｎ＋１間にそれを通して通過する信号または電流がないように、隣接セル１４ｎ及び１４ｎ＋１間を電気絶縁する。追加の構造７、８は、また、それが何等かの他の構成要素と相互作用せず、電気絶縁以外の何等の作用も行わない（再度、漏れ電流及び幾つかの追加のコンデンサのような副次的作用を無視する）という意味において、非動作でもある。好ましくは、第７及び第８のトランジスタ７及び８の各々は、他方と逆極性で接続されたダイオードである。]
[0042] １つのセル１４ｎの第６のトランジスタ６と、次の隣接セル１４ｎ＋１の第５のトランジスタ５とはセル間での導通を決して許容しないが（なぜならば、ＷＬｎ及びＷＬｎ＋１は決して同時にはアサートされないので）、それらは、適切なときにビット・ラインの対ＢＬ、ＢＬ−（図面中でＢＬの上に−を付した記号を本明細書では“ＢＬ−”で表す）を介してメモリ装置の読み取り及び書込み回路（図示せず）とセルとの間の導通は許容する、ということに留意されたし。このように、これら第５及び第６のトランジスタ５及び６は、非動作であるということはできない。]
[0043] 示されるように、第７のトランジスタ７の第１の端子は、先の隣接セルの第８のトランジスタ８の第１の端子に接続され、第７のトランジスタ７の第２の端子は、該第７のトランジスタ７の制御端子にかつ第１のトランジスタ１の第２の端子及び第３のトランジスタ３の第２の端子間のノードに接続される。さらに、第８のトランジスタ８の第１の端子は、次の隣接セルの第７のトランジスタの第１の端子に接続され、第８のトランジスタ８の第２の端子は、該第８のトランジスタ８の制御端子にかつ第２のトランジスタ２の第２の端子及び第４のトランジスタ４の第２の端子間のノードに接続される。]
[0044] 再度、トランジスタがＭＯＳＦＥＴである場合に、各々の制御端子はゲートであり、各々の第１の端子はソースであり、そして各々の第２の端子はドレインである。第１及び第２のトランジスタ１及び２がＰＭＯＳトランジスタである場合、次に、第７及び第８のトランジスタ７及び８は、好ましくは、また、ＰＭＯＳトランジスタであり、それ故、それらは、第１及び第２のトランジスタ１及び２と同じストライプの能動領域において一層容易に形成され得る（以下参照）。]
[0045] ビット・ライン対ＢＬ、ＢＬ−上の隣接セル１４ｎ及び１４ｎ＋１は、リンクされるように見えるけれども、新しい装置７及び８は、逆極性で接続されたダイオードであり、従って、双方が同時に導通することは不可能である。このように、動作において、図５の回路は、図２に関して説明されたものと実質的に同じに作用する。] 図２ 図５
[0046] 事実、余分な装置７及び８は、幾つかのゲート容量を実際に追加し得、このことは、一層大きな動的安定性に帰結する。]
[0047] 下方側上で、異なったデータが隣接セルにあるならば、次に、１つの装置は、漏れ電流Ｉｏｆｆを有するであろう。しかし、これは小さく、その理由は、ＶＤＳ＝ＶＤＤ−ＶＴであるからであり、ここに、ＶＤＤは電源電圧であり、ＶＴは、装置が導通し始めるゲート閾値電圧であり、そしてＶＤＳは、装置のドレイン及びソース間の電圧である。また、トンネル効果に起因して非常に小さい余分なゲート電流もあり得る。それにもかかわらず、これらの余分な漏れ電流は、新しいレイアウトに対して単に下方側であるということが信じられており、そして発明者は、驚いたことに、増加する漏れ電流と新しいレイアウトによって許容される一層容易なフォトリソグラフィとの間のトレードオフ（妥協点）は、未だ価値があるということを発見した。]
[0048] このようなレイアウトの例を図６に関して説明する。図６は、アレイ１２（必ずしも一定比率でない）の部分を示す、図５のメモリ装置を収容する例示的な集積回路（ＩＣ）パッケージの部分平面図である。図７は、図６のライン（線）Ｂを通る断面である。] 図５ 図６ 図７
[0049] 両者間にギャップ１９を有した一層小さい矩形領域２９の代わりに、広い対角線ハッチングによって概略的に示される追加の装置７及び８が形成されている能動領域の２つの長いストライプ２４及び２５を第２の領域が備えている、ということを除いて、レイアウトは、図３及び図４のものと同様である。ポリシリコン相互接続１７の幾つかが、セルの反対側に達するために、中央の能動領域２４及び２５を横切らなければならない。ポリシリコンが能動領域を横切る場合、これは追加のトランジスタ７及び８、好ましくはＰＭＯＳトランジスタ、が形成される場所である。余分な装置７及び８は、関連の相互接続１７の下に形成され、それと繋がる。追加のトランジスタ７及び８は、実質的にセル性能に影響することなく、隣接のメモリ・セル間で必要な電気絶縁を提供する。同時に、中央部分２４及び２５が能動領域の連続ストリップとして形成される事実は、図３及び図４におけるようなギャップ１９を有する矩形形状２９と比較して、製造変動が減少されるということを意味する。] 図３ 図４
[0050] 第７のトランジスタ７の第２の端子及び制御端子（例えば、ゲート）間の接続は、金属層で形成される。同様に、第８のトランジスタ８の第２の端子及び制御端子間の接続は、金属層で形成される。しかし、隣接セルの第７及び第８のトランジスタ７及び８の第１の端子間の接続は、２つの新しいトランジスタ間の中央において能動領域２４または２５における新しい共用の連続ドーピング領域２８’によってのみ形成される。この新しいドーピングされた領域２８’は、何等の他の装置との接続を持たず、すなわち、金属層に対する相互接続１７もしくは垂直接続１５との接続を持たない。]
[0051] 製造において、酸化膜１８のエッチング・パターンは、一層長いストリップ２４及び２５を形成するために異なっており、結果として、追加のドーピングされた領域２８’も新しい装置７及び８を形成するために創成されるということを除いて、プロセスは、図３及び図４に関して説明した通りである。さらに、新しいドーピング領域２８’を形成するためにｎ型ドーパントにｎ−ウェルを追加する際、新しい装置７及び８に渡るポリシリコン相互接続１７がいかにマスクとして作用するかに留意されたし。] 図３ 図４
[0052] 第１、第２、第７及び第８のトランジスタ１、２、７及び８は、すべて同じ型（すなわち、ｐ型またはｎ型）及び同じ種類（好ましくは、ＭＯＳＦＥＴ）である。このことは、ストリップ２４及び２５の製造を単純化し、そして減少された製造変動を容易にする。同様に、好ましくは、第３、第４、第５及び第６のトランジスタ３、４、５及び６は、同じ型及び種類のものであり、第１、第２、第７及び第８のトランジスタ１、２、７及び８のものと反対の型（すなわち、それぞれｎ型またはｐ型）並びに同じ種類（好ましくは、ＭＯＳＦＥＴ）のものを有する。]
[0053] 示された逆バイアス・ダイオード接続されたトランジスタ７及び８の使用は、製造の観点から、必要とされる絶縁を達成する特に効率的な方法であることにも留意されたし。それは、また、セルの動作に何等実質的な影響をもたらすことなく（漏れ電流及び余分なコンデンサを無視して）、関連の相互接続１７が、トランジスタ７及び８とクロス・オーバーして接続することをも許容し、このように、交差結合された対の容易な製造を許容する。]
[0054] 従って、発明者は、セル間に電気絶縁を提供するために、もしくは、相互接続１７のためのスペースがクロス・オーバーするのを許容するために、矩形形状２９及びギャップ１９をエッチングする必要がないということを認識したが、その理由は、もし、相互接続１７が能動領域と交差することを実際に故意に許容されるならば、次に、必要な絶縁を提供するように追加の装置が形成されて配列されるからである。このことは、結果的に一層長い能動領域１６に起因する製造変動を、ギャップ１９なしで長所的に減少する。]
[0055] 上述の実施形態は、例としてのみ説明されたということが理解されるであろう。他の変更が当業者には明白であり得る。例えば、上述では、スプリット・ビット・ライン６ＴＳＲＡＭセルの例に関して説明してきたが、本発明の原理は、８Ｔ（８トランジスタ）セル（例えば、デュアル・ポートＳＲＡＭ）、レジスタ・ファイル・セル、ＤＲＡＭセルまたはフラッシュ・メモリ・セルのような他の種類のメモリ・セルにも適用され得る。本発明は、また、例えば、ＰＭＯＳ及びＮＭＯＳトランジスタを交換することにより、もしくは、バイポーラ・トランジスタまたはＪＦＥＴのような異なった種類を用いることにより、他の種類のトランジスタでも履行され得る。他のセル・トポグラフィも、本発明の原理から役立ち得る。本発明は、また、例えばアナログ回路における、メモリ・セル以外の離れた集積回路部分にも適用され得る。本発明の範囲は、説明した実施形態によって制限されず、特許請求の範囲によってのみ制限される。]
[0056] １ 第１のトランジスタ
２ 第２のトランジスタ
３ 第３のトランジスタ
４ 第４のトランジスタ
５ 第５のトランジスタ
６ 第６のトランジスタ
７ 第７のトランジスタ
８ 第８のトランジスタ
１４セル
１４ｎ、１４ｎ＋１ ２つの隣接メモリ・セル
ＢＬ、ＢＬ−ビット・ライン対
１５ 垂直接続
１７ポリシリコン相互接続
１８酸化膜
２４、２５能動領域
２８’共用の連続ドーピング領域]

权利要求:

請求項1
集積回路を製造する方法であって、装置が形成されるべき複数の連続能動領域を区画するステップと、能動領域を越えて延びる複数の導通線を形成するステップと、ドーピング領域を形成するために能動領域にドーパントを導入する、マスクとして導通線を用いるステップと、第１の回路部分及び第２の回路部分を形成するためにドーピング領域の幾つかと導通線との間に接続を提供するステップと、前記能動領域の少なくとも１つは、第１及び第２の回路部分間で連続であり、前記少なくとも１つの能動領域において、ダイオード接続されたトランジスタ間に共有の非接続のドーピング領域を残すよう接続された、第１及び第２の回路部分間で互いに逆バイアスで一対のダイオード接続されたトランジスタを形成するよう、ドーピング領域の幾つかと導通線との間に接続を提供するステップと、を含む方法。
請求項2
メモリを製造する方法であって、第１のドーピング型の２つの連続能動領域及び反対の第２のドーピング型の２つの連続能動領域を含む、装置が形成されるべき複数の能動領域を区画するステップと、第１の型の能動領域から第２の型の能動領域を超えて延びる複数の導通線を形成するステップと、複数の第１の型のドーピング領域を形成するために第２の型の能動領域に第１の型のドーパントを導入する、マスクとして導通線を用いるステップと、複数の第２の型のドーピング領域を形成するために第１の型の能動領域に第２の型のドーパントを導入するステップと、各々が第１の型の各能動領域に形成された第１のトランジスタ及び第２の型の各能動領域に形成された第２のトランジスタを有し、トランジスタの制御端子は導通線によって形成される、第１及び第２のメモリ・セルを形成するよう、前記ドーピング領域の幾つかと導通線との間に接続を提供するステップと、第２の型の能動領域の１つにおいて、第１のメモリ・セルの対応の第２のトランジスタと第２のメモリ・セルの第２のトランジスタとの間で、ダイオード接続されたトランジスタ間に共有の非接続の第１の型のドーピング領域を残すように接続された、セル間で互いに逆バイアスで一対のダイオード接続されたトランジスタを形成するように、前記第１の型のドーピング領域の幾つかと導通線との間に接続を提供するステップと、を含む方法。
請求項3
第２の型の２つの能動領域は、第１の型の能動領域間に区画される請求項２に記載の方法。
請求項4
導通線の形成は、各セルごとに、各々が、第２の型の双方の能動領域と交差する２つのラインを形成するステップを含む請求項２または３に記載の方法。
請求項5
第１及び第２のメモリ・セルの各々は、さらに、２つのアクセス・トランジスタを有して形成される請求項２乃至４のいずれか１項に記載の方法。
請求項6
第１及び第２のメモリ・セルの各々は、第１の型の能動領域の各々に前記アクセス・トランジスタの１つを有して形成される請求項５に記載の方法。
請求項7
接続の提供は、第１及び第２のセルの各々ごとに、第１の交差結合された対として第１のトランジスタをそして第２の交差結合された対として第２のトランジスタを接続するステップを含む請求項２乃至６のいずれか１項に記載の方法。
請求項8
メモリは、ＳＲＡＭとして形成される請求項２乃至７のいずれか１項に記載の方法。
請求項9
メモリであって、第１のドーピング型の２つの連続能動領域及び反対の第２のドーピング型の２つの連続能動領域を含む、装置が形成される複数の能動領域と、第１の型の能動領域から第２の型の能動領域を超えて延びる複数の導通線と、第１及び第２のメモリ・セルであって、各々が第１の型の各能動領域に形成された第１のトランジスタ及び第２の型の各能動領域に形成された第２のトランジスタを有する前記第１及び第２のメモリ・セルと、第１のメモリ・セルの対応の第２のトランジスタ及び第２のメモリ・セルの第２のトランジスタ間で第２のタイプの能動領域の１つに導入される第１の型のドーパントの領域から形成される、セル間で互いに逆バイアスにおける一対のダイオード接続されたトランジスタと、を備え、ドーパントは、導通線が第２のタイプの能動領域を超えて延びる場所で分離され、ダイオード接続されたトランジスタ間に共有の非接続の第１の型のドーピング領域があるメモリ。
請求項10
第２の型の２つの能動領域は、第１のタイプの能動領域間に位置する請求項９に記載のメモリ。
請求項11
導通線は、各セルごとに、第２の型の双方の能動領域と各々が交差する２つのラインを形成することを含む請求項９または１０に記載のメモリ。
請求項12
第１及び第２のメモリ・セルの各々は、２つのアクセス・トランジスタを備える請求項９乃至１１のいずれか１項に記載のメモリ。
請求項13
第１及び第２のメモリ・セルの各々は、第１の型の能動領域の各々に前記アクセス・トランジスタの１つを有する請求項１２に記載のメモリ。
請求項14
第１及び第２のセルの各々ごとに、第１のトランジスタは、第１の交差結合された対として接続され、第２のトランジスタは、第２の交差結合された対として接続される請求項９乃至１３のいずれか１項に記載のメモリ。
請求項15
メモリは、ＳＲＡＭである請求項９乃至１４のいずれか１項に記載のメモリ。